#ifndef _HV_PAGE_HT7315_BOE_TX3_H_
#define _HV_PAGE_HT7315_BOE_TX3_H_

#ifndef HV_BOE_TX3_BASE_ADDRESS
    #define HV_BOE_TX3_BASE_ADDRESS                                         0x1105EA00
#endif


#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_16                                 (HV_BOE_TX3_BASE_ADDRESS + 0x00)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_16_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_16

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_16  rs_tx_boe_tx3_chpi_tx_sec_config_16;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_16 {
    unsigned int reg_boe_tx_sec0_group_lane02               : 8;
    unsigned int reg_boe_tx_sec1_group_lane02               : 8;
    unsigned int reg_boe_tx_sec2_group_lane02               : 8;
    unsigned int reg_boe_tx_sec3_group_lane02               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_16(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_16*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_17                                 (HV_BOE_TX3_BASE_ADDRESS + 0x04)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_17_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_17

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_17  rs_tx_boe_tx3_chpi_tx_sec_config_17;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_17 {
    unsigned int reg_boe_tx_sec4_group_lane02               : 8;
    unsigned int reg_boe_tx_sec5_group_lane02               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_17(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_17*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_18                                 (HV_BOE_TX3_BASE_ADDRESS + 0x08)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_18_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_18

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_18  rs_tx_boe_tx3_chpi_tx_sec_config_18;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_18 {
    unsigned int reg_boe_tx_sec0_w_lane03                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane03                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane03                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane03                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_18(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_18*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_19                                 (HV_BOE_TX3_BASE_ADDRESS + 0x0C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_19_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_19

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_19  rs_tx_boe_tx3_chpi_tx_sec_config_19;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_19 {
    unsigned int reg_boe_tx_sec4_w_lane03                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane03                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane03                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane03                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_19(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_19*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_20                                 (HV_BOE_TX3_BASE_ADDRESS + 0x10)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_20_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_20

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_20  rs_tx_boe_tx3_chpi_tx_sec_config_20;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_20 {
    unsigned int reg_boe_tx_sec2_strl_lane03                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane03                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane03                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane03                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_20(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_20*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_21                                 (HV_BOE_TX3_BASE_ADDRESS + 0x14)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_21_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_21

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_21  rs_tx_boe_tx3_chpi_tx_sec_config_21;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_21 {
    unsigned int reg_boe_tx_sec0_strh_lane03                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane03                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane03                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane03                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane03                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane03                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane03                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane03                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane03                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane03                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane03                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane03                : 2;
    unsigned int reg_boe_tx_sec_en_lane03                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_21(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_21*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_22                                 (HV_BOE_TX3_BASE_ADDRESS + 0x18)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_22_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_22

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_22  rs_tx_boe_tx3_chpi_tx_sec_config_22;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_22 {
    unsigned int reg_boe_tx_sec0_group_lane03               : 8;
    unsigned int reg_boe_tx_sec1_group_lane03               : 8;
    unsigned int reg_boe_tx_sec2_group_lane03               : 8;
    unsigned int reg_boe_tx_sec3_group_lane03               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_22(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_22*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_23                                 (HV_BOE_TX3_BASE_ADDRESS + 0x1C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_23_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_23

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_23  rs_tx_boe_tx3_chpi_tx_sec_config_23;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_23 {
    unsigned int reg_boe_tx_sec4_group_lane03               : 8;
    unsigned int reg_boe_tx_sec5_group_lane03               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_23(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_23*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_24                                 (HV_BOE_TX3_BASE_ADDRESS + 0x20)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_24_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_24

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_24  rs_tx_boe_tx3_chpi_tx_sec_config_24;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_24 {
    unsigned int reg_boe_tx_sec0_w_lane04                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane04                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane04                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane04                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_24(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_24*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_25                                 (HV_BOE_TX3_BASE_ADDRESS + 0x24)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_25_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_25

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_25  rs_tx_boe_tx3_chpi_tx_sec_config_25;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_25 {
    unsigned int reg_boe_tx_sec4_w_lane04                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane04                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane04                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane04                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_25(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_25*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_26                                 (HV_BOE_TX3_BASE_ADDRESS + 0x28)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_26_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_26

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_26  rs_tx_boe_tx3_chpi_tx_sec_config_26;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_26 {
    unsigned int reg_boe_tx_sec2_strl_lane04                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane04                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane04                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane04                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_26(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_26*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_27                                 (HV_BOE_TX3_BASE_ADDRESS + 0x2C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_27_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_27

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_27  rs_tx_boe_tx3_chpi_tx_sec_config_27;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_27 {
    unsigned int reg_boe_tx_sec0_strh_lane04                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane04                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane04                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane04                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane04                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane04                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane04                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane04                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane04                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane04                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane04                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane04                : 2;
    unsigned int reg_boe_tx_sec_en_lane04                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_27(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_27*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_28                                 (HV_BOE_TX3_BASE_ADDRESS + 0x30)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_28_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_28

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_28  rs_tx_boe_tx3_chpi_tx_sec_config_28;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_28 {
    unsigned int reg_boe_tx_sec0_group_lane04               : 8;
    unsigned int reg_boe_tx_sec1_group_lane04               : 8;
    unsigned int reg_boe_tx_sec2_group_lane04               : 8;
    unsigned int reg_boe_tx_sec3_group_lane04               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_28(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_28*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_29                                 (HV_BOE_TX3_BASE_ADDRESS + 0x34)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_29_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_29

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_29  rs_tx_boe_tx3_chpi_tx_sec_config_29;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_29 {
    unsigned int reg_boe_tx_sec4_group_lane04               : 8;
    unsigned int reg_boe_tx_sec5_group_lane04               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_29(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_29*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_30                                 (HV_BOE_TX3_BASE_ADDRESS + 0x48)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_30_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_30

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_30  rs_tx_boe_tx3_chpi_tx_sec_config_30;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_30 {
    unsigned int reg_boe_tx_sec0_w_lane05                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane05                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane05                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane05                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_30(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_30*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_31                                 (HV_BOE_TX3_BASE_ADDRESS + 0x4C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_31_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_31

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_31  rs_tx_boe_tx3_chpi_tx_sec_config_31;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_31 {
    unsigned int reg_boe_tx_sec4_w_lane05                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane05                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane05                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane05                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_31(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_31*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_32                                 (HV_BOE_TX3_BASE_ADDRESS + 0x50)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_32_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_32

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_32  rs_tx_boe_tx3_chpi_tx_sec_config_32;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_32 {
    unsigned int reg_boe_tx_sec2_strl_lane05                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane05                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane05                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane05                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_32(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_32*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_33                                 (HV_BOE_TX3_BASE_ADDRESS + 0x54)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_33_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_33

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_33  rs_tx_boe_tx3_chpi_tx_sec_config_33;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_33 {
    unsigned int reg_boe_tx_sec0_strh_lane05                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane05                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane05                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane05                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane05                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane05                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane05                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane05                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane05                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane05                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane05                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane05                : 2;
    unsigned int reg_boe_tx_sec_en_lane05                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_33(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_33*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_34                                 (HV_BOE_TX3_BASE_ADDRESS + 0x58)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_34_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_34

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_34  rs_tx_boe_tx3_chpi_tx_sec_config_34;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_34 {
    unsigned int reg_boe_tx_sec0_group_lane05               : 8;
    unsigned int reg_boe_tx_sec1_group_lane05               : 8;
    unsigned int reg_boe_tx_sec2_group_lane05               : 8;
    unsigned int reg_boe_tx_sec3_group_lane05               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_34(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_34*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_35                                 (HV_BOE_TX3_BASE_ADDRESS + 0x5C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_35_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_35

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_35  rs_tx_boe_tx3_chpi_tx_sec_config_35;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_35 {
    unsigned int reg_boe_tx_sec4_group_lane05               : 8;
    unsigned int reg_boe_tx_sec5_group_lane05               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_35(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_35*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_36                                 (HV_BOE_TX3_BASE_ADDRESS + 0x60)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_36_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_36

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_36  rs_tx_boe_tx3_chpi_tx_sec_config_36;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_36 {
    unsigned int reg_boe_tx_sec0_w_lane06                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane06                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane06                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane06                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_36(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_36*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_37                                 (HV_BOE_TX3_BASE_ADDRESS + 0x64)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_37_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_37

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_37  rs_tx_boe_tx3_chpi_tx_sec_config_37;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_37 {
    unsigned int reg_boe_tx_sec4_w_lane06                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane06                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane06                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane06                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_37(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_37*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_38                                 (HV_BOE_TX3_BASE_ADDRESS + 0x68)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_38_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_38

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_38  rs_tx_boe_tx3_chpi_tx_sec_config_38;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_38 {
    unsigned int reg_boe_tx_sec2_strl_lane06                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane06                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane06                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane06                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_38(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_38*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_39                                 (HV_BOE_TX3_BASE_ADDRESS + 0x6C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_39_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_39

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_39  rs_tx_boe_tx3_chpi_tx_sec_config_39;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_39 {
    unsigned int reg_boe_tx_sec0_strh_lane06                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane06                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane06                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane06                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane06                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane06                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane06                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane06                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane06                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane06                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane06                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane06                : 2;
    unsigned int reg_boe_tx_sec_en_lane06                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_39(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_39*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_40                                 (HV_BOE_TX3_BASE_ADDRESS + 0x70)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_40_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_40

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_40  rs_tx_boe_tx3_chpi_tx_sec_config_40;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_40 {
    unsigned int reg_boe_tx_sec0_group_lane06               : 8;
    unsigned int reg_boe_tx_sec1_group_lane06               : 8;
    unsigned int reg_boe_tx_sec2_group_lane06               : 8;
    unsigned int reg_boe_tx_sec3_group_lane06               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_40(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_40*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_41                                 (HV_BOE_TX3_BASE_ADDRESS + 0x74)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_41_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_41

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_41  rs_tx_boe_tx3_chpi_tx_sec_config_41;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_41 {
    unsigned int reg_boe_tx_sec4_group_lane06               : 8;
    unsigned int reg_boe_tx_sec5_group_lane06               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_41(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_41*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_42                                 (HV_BOE_TX3_BASE_ADDRESS + 0x78)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_42_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_42

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_42  rs_tx_boe_tx3_chpi_tx_sec_config_42;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_42 {
    unsigned int reg_boe_tx_sec0_w_lane07                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane07                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane07                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane07                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_42(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_42*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_43                                 (HV_BOE_TX3_BASE_ADDRESS + 0x7C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_43_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_43

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_43  rs_tx_boe_tx3_chpi_tx_sec_config_43;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_43 {
    unsigned int reg_boe_tx_sec4_w_lane07                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane07                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane07                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane07                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_43(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_43*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_44                                 (HV_BOE_TX3_BASE_ADDRESS + 0x80)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_44_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_44

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_44  rs_tx_boe_tx3_chpi_tx_sec_config_44;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_44 {
    unsigned int reg_boe_tx_sec2_strl_lane07                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane07                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane07                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane07                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_44(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_44*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_45                                 (HV_BOE_TX3_BASE_ADDRESS + 0x84)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_45_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_45

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_45  rs_tx_boe_tx3_chpi_tx_sec_config_45;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_45 {
    unsigned int reg_boe_tx_sec0_strh_lane07                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane07                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane07                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane07                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane07                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane07                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane07                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane07                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane07                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane07                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane07                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane07                : 2;
    unsigned int reg_boe_tx_sec_en_lane07                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_45(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_45*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_46                                 (HV_BOE_TX3_BASE_ADDRESS + 0x88)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_46_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_46

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_46  rs_tx_boe_tx3_chpi_tx_sec_config_46;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_46 {
    unsigned int reg_boe_tx_sec0_group_lane07               : 8;
    unsigned int reg_boe_tx_sec1_group_lane07               : 8;
    unsigned int reg_boe_tx_sec2_group_lane07               : 8;
    unsigned int reg_boe_tx_sec3_group_lane07               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_46(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_46*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_47                                 (HV_BOE_TX3_BASE_ADDRESS + 0x8C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_47_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_47

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_47  rs_tx_boe_tx3_chpi_tx_sec_config_47;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_47 {
    unsigned int reg_boe_tx_sec4_group_lane07               : 8;
    unsigned int reg_boe_tx_sec5_group_lane07               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_47(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_47*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_48                                 (HV_BOE_TX3_BASE_ADDRESS + 0x90)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_48_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_48

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_48  rs_tx_boe_tx3_chpi_tx_sec_config_48;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_48 {
    unsigned int reg_boe_tx_sec0_w_lane08                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane08                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane08                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane08                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_48(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_48*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_49                                 (HV_BOE_TX3_BASE_ADDRESS + 0x94)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_49_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_49

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_49  rs_tx_boe_tx3_chpi_tx_sec_config_49;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_49 {
    unsigned int reg_boe_tx_sec4_w_lane08                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane08                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane08                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane08                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_49(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_49*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_50                                 (HV_BOE_TX3_BASE_ADDRESS + 0x98)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_50_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_50

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_50  rs_tx_boe_tx3_chpi_tx_sec_config_50;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_50 {
    unsigned int reg_boe_tx_sec2_strl_lane08                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane08                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane08                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane08                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_50(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_50*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_51                                 (HV_BOE_TX3_BASE_ADDRESS + 0x9C)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_51_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_51

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_51  rs_tx_boe_tx3_chpi_tx_sec_config_51;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_51 {
    unsigned int reg_boe_tx_sec0_strh_lane08                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane08                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane08                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane08                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane08                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane08                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane08                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane08                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane08                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane08                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane08                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane08                : 2;
    unsigned int reg_boe_tx_sec_en_lane08                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_51(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_51*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_52                                 (HV_BOE_TX3_BASE_ADDRESS + 0xA0)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_52_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_52

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_52  rs_tx_boe_tx3_chpi_tx_sec_config_52;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_52 {
    unsigned int reg_boe_tx_sec0_group_lane08               : 8;
    unsigned int reg_boe_tx_sec1_group_lane08               : 8;
    unsigned int reg_boe_tx_sec2_group_lane08               : 8;
    unsigned int reg_boe_tx_sec3_group_lane08               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_52(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_52*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_53                                 (HV_BOE_TX3_BASE_ADDRESS + 0xA4)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_53_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_53

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_53  rs_tx_boe_tx3_chpi_tx_sec_config_53;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_53 {
    unsigned int reg_boe_tx_sec4_group_lane08               : 8;
    unsigned int reg_boe_tx_sec5_group_lane08               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_53(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_53*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_54                                 (HV_BOE_TX3_BASE_ADDRESS + 0xA8)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_54_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_54

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_54  rs_tx_boe_tx3_chpi_tx_sec_config_54;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_54 {
    unsigned int reg_boe_tx_sec0_w_lane09                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane09                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane09                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane09                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_54(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_54*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_55                                 (HV_BOE_TX3_BASE_ADDRESS + 0xAC)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_55_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_55

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_55  rs_tx_boe_tx3_chpi_tx_sec_config_55;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_55 {
    unsigned int reg_boe_tx_sec4_w_lane09                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane09                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane09                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane09                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_55(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_55*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_56                                 (HV_BOE_TX3_BASE_ADDRESS + 0xB0)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_56_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_56

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_56  rs_tx_boe_tx3_chpi_tx_sec_config_56;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_56 {
    unsigned int reg_boe_tx_sec2_strl_lane09                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane09                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane09                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane09                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_56(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_56*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_57                                 (HV_BOE_TX3_BASE_ADDRESS + 0xB4)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_57_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_57

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_57  rs_tx_boe_tx3_chpi_tx_sec_config_57;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_57 {
    unsigned int reg_boe_tx_sec0_strh_lane09                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane09                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane09                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane09                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane09                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane09                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane09                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane09                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane09                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane09                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane09                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane09                : 2;
    unsigned int reg_boe_tx_sec_en_lane09                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_57(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_57*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_58                                 (HV_BOE_TX3_BASE_ADDRESS + 0xB8)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_58_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_58

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_58  rs_tx_boe_tx3_chpi_tx_sec_config_58;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_58 {
    unsigned int reg_boe_tx_sec0_group_lane09               : 8;
    unsigned int reg_boe_tx_sec1_group_lane09               : 8;
    unsigned int reg_boe_tx_sec2_group_lane09               : 8;
    unsigned int reg_boe_tx_sec3_group_lane09               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_58(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_58*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_59                                 (HV_BOE_TX3_BASE_ADDRESS + 0xBC)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_59_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_59

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_59  rs_tx_boe_tx3_chpi_tx_sec_config_59;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_59 {
    unsigned int reg_boe_tx_sec4_group_lane09               : 8;
    unsigned int reg_boe_tx_sec5_group_lane09               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_59(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_59*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_60                                 (HV_BOE_TX3_BASE_ADDRESS + 0xC0)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_60_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_60

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_60  rs_tx_boe_tx3_chpi_tx_sec_config_60;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_60 {
    unsigned int reg_boe_tx_sec0_w_lane10                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane10                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane10                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane10                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_60(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_60*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_61                                 (HV_BOE_TX3_BASE_ADDRESS + 0xC4)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_61_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_61

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_61  rs_tx_boe_tx3_chpi_tx_sec_config_61;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_61 {
    unsigned int reg_boe_tx_sec4_w_lane10                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane10                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane10                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane10                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_61(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_61*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_62                                 (HV_BOE_TX3_BASE_ADDRESS + 0xC8)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_62_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_62

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_62  rs_tx_boe_tx3_chpi_tx_sec_config_62;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_62 {
    unsigned int reg_boe_tx_sec2_strl_lane10                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane10                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane10                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane10                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_62(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_62*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_63                                 (HV_BOE_TX3_BASE_ADDRESS + 0xCC)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_63_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_63

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_63  rs_tx_boe_tx3_chpi_tx_sec_config_63;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_63 {
    unsigned int reg_boe_tx_sec0_strh_lane10                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane10                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane10                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane10                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane10                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane10                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane10                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane10                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane10                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane10                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane10                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane10                : 2;
    unsigned int reg_boe_tx_sec_en_lane10                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_63(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_63*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_64                                 (HV_BOE_TX3_BASE_ADDRESS + 0xD0)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_64_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_64

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_64  rs_tx_boe_tx3_chpi_tx_sec_config_64;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_64 {
    unsigned int reg_boe_tx_sec0_group_lane10               : 8;
    unsigned int reg_boe_tx_sec1_group_lane10               : 8;
    unsigned int reg_boe_tx_sec2_group_lane10               : 8;
    unsigned int reg_boe_tx_sec3_group_lane10               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_64(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_64*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_65                                 (HV_BOE_TX3_BASE_ADDRESS + 0xD4)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_65_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_65

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_65  rs_tx_boe_tx3_chpi_tx_sec_config_65;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_65 {
    unsigned int reg_boe_tx_sec4_group_lane10               : 8;
    unsigned int reg_boe_tx_sec5_group_lane10               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_65(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_65*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_66                                 (HV_BOE_TX3_BASE_ADDRESS + 0xD8)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_66_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_66

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_66  rs_tx_boe_tx3_chpi_tx_sec_config_66;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_66 {
    unsigned int reg_boe_tx_sec0_w_lane11                   : 8;
    unsigned int reg_boe_tx_sec1_w_lane11                   : 8;
    unsigned int reg_boe_tx_sec2_w_lane11                   : 8;
    unsigned int reg_boe_tx_sec3_w_lane11                   : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_66(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_66*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_67                                 (HV_BOE_TX3_BASE_ADDRESS + 0xDC)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_67_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_67

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_67  rs_tx_boe_tx3_chpi_tx_sec_config_67;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_67 {
    unsigned int reg_boe_tx_sec4_w_lane11                   : 8;
    unsigned int reg_boe_tx_sec5_w_lane11                   : 8;
    unsigned int reg_boe_tx_sec0_strl_lane11                : 8;
    unsigned int reg_boe_tx_sec1_strl_lane11                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_67(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_67*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_68                                 (HV_BOE_TX3_BASE_ADDRESS + 0xE0)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_68_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_68

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_68  rs_tx_boe_tx3_chpi_tx_sec_config_68;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_68 {
    unsigned int reg_boe_tx_sec2_strl_lane11                : 8;
    unsigned int reg_boe_tx_sec3_strl_lane11                : 8;
    unsigned int reg_boe_tx_sec4_strl_lane11                : 8;
    unsigned int reg_boe_tx_sec5_strl_lane11                : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_68(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_68*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_69                                 (HV_BOE_TX3_BASE_ADDRESS + 0xE4)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_69_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_69

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_69  rs_tx_boe_tx3_chpi_tx_sec_config_69;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_69 {
    unsigned int reg_boe_tx_sec0_strh_lane11                : 2;
    unsigned int reg_boe_tx_sec1_strh_lane11                : 2;
    unsigned int reg_boe_tx_sec2_strh_lane11                : 2;
    unsigned int reg_boe_tx_sec3_strh_lane11                : 2;
    unsigned int reg_boe_tx_sec4_strh_lane11                : 2;
    unsigned int reg_boe_tx_sec5_strh_lane11                : 2;
    unsigned int reg_boe_tx_sec0_slop_lane11                : 2;
    unsigned int reg_boe_tx_sec1_slop_lane11                : 2;
    unsigned int reg_boe_tx_sec2_slop_lane11                : 2;
    unsigned int reg_boe_tx_sec3_slop_lane11                : 2;
    unsigned int reg_boe_tx_sec4_slop_lane11                : 2;
    unsigned int reg_boe_tx_sec5_slop_lane11                : 2;
    unsigned int reg_boe_tx_sec_en_lane11                   : 1;
    unsigned int reserved                                   : 7;
};
#define tx_boe_tx3_chpi_tx_sec_config_69(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_69*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_70                                 (HV_BOE_TX3_BASE_ADDRESS + 0xE8)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_70_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_70

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_70  rs_tx_boe_tx3_chpi_tx_sec_config_70;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_70 {
    unsigned int reg_boe_tx_sec0_group_lane11               : 8;
    unsigned int reg_boe_tx_sec1_group_lane11               : 8;
    unsigned int reg_boe_tx_sec2_group_lane11               : 8;
    unsigned int reg_boe_tx_sec3_group_lane11               : 8;
};
#define tx_boe_tx3_chpi_tx_sec_config_70(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_70*)&(val))



#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_71                                 (HV_BOE_TX3_BASE_ADDRESS + 0xEC)

#define TX_BOE_TX3_CHPI_TX_SEC_CONFIG_71_struct                          rs_tx_boe_tx3_chpi_tx_sec_config_71

typedef struct _rs_tx_boe_tx3_chpi_tx_sec_config_71  rs_tx_boe_tx3_chpi_tx_sec_config_71;
struct _rs_tx_boe_tx3_chpi_tx_sec_config_71 {
    unsigned int reg_boe_tx_sec4_group_lane11               : 8;
    unsigned int reg_boe_tx_sec5_group_lane11               : 8;
    unsigned int reserved                                   :16;
};
#define tx_boe_tx3_chpi_tx_sec_config_71(val) ((rs_tx_boe_tx3_chpi_tx_sec_config_71*)&(val))



#endif