#ifndef _HV_PAGE_HT7315_DPU_VDM_TBL_RD_04_H_
#define _HV_PAGE_HT7315_DPU_VDM_TBL_RD_04_H_

#ifndef HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS
    #define HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS                                         0x11028500
#endif


#define DISP_TOP_DPU_VDM_TBL_RD_04_00                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x00)

#define DISP_TOP_DPU_VDM_TBL_RD_04_00_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_00

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_00  rs_disp_top_dpu_vdm_tbl_rd_04_00;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_00 {
    unsigned int reg_04_dm_rd_buf_size                      : 7;
    unsigned int reserved                                   :25;
};
#define disp_top_dpu_vdm_tbl_rd_04_00(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_00*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_04                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x04)

#define DISP_TOP_DPU_VDM_TBL_RD_04_04_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_04

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_04  rs_disp_top_dpu_vdm_tbl_rd_04_04;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_04 {
    unsigned int reg_04_dm_rd_4k_bound_en                   : 1;
    unsigned int reg_04_dm_rd_access_mode                   : 1;
    unsigned int reg_04_dm_rd_burst_len                     : 8;
    unsigned int reg_04_dm_rd_burst_rmd                     : 8;
    unsigned int reg_04_dm_rd_col_step_dir                  : 1;
    unsigned int reg_04_dm_rd_db_en                         : 1;
    unsigned int reg_04_dm_rd_enable                        : 1;
    unsigned int reg_04_dm_rd_head_prefetch_num             : 2;
    unsigned int reg_04_dm_rd_line_step_dir                 : 1;
    unsigned int reg_04_dm_rd_outstanding                   : 4;
    unsigned int reg_04_dm_rd_ovflow_clr                    : 1;
    unsigned int reg_04_dm_rd_udflow_clr                    : 1;
    unsigned int reserved                                   : 2;
};
#define disp_top_dpu_vdm_tbl_rd_04_04(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_04*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_08                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x08)

#define DISP_TOP_DPU_VDM_TBL_RD_04_08_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_08

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_08  rs_disp_top_dpu_vdm_tbl_rd_04_08;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_08 {
    unsigned int reg_04_dm_rd_burst_num                     :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_08(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_08*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_0C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x0C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_0C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_0c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_0c  rs_disp_top_dpu_vdm_tbl_rd_04_0c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_0c {
    unsigned int reg_04_dm_rd_col_step                      :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_0c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_0c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_10                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x10)

#define DISP_TOP_DPU_VDM_TBL_RD_04_10_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_10

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_10  rs_disp_top_dpu_vdm_tbl_rd_04_10;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_10 {
    unsigned int reg_04_dm_rd_line_step                     :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_10(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_10*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_14                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x14)

#define DISP_TOP_DPU_VDM_TBL_RD_04_14_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_14

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_14  rs_disp_top_dpu_vdm_tbl_rd_04_14;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_14 {
    unsigned int reg_04_dm_rd_start_adr                     :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_14(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_14*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_18                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x18)

#define DISP_TOP_DPU_VDM_TBL_RD_04_18_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_18

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_18  rs_disp_top_dpu_vdm_tbl_rd_04_18;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_18 {
    unsigned int reg_04_dm_rd_col_dat_num                   :16;
    unsigned int reserved                                   :16;
};
#define disp_top_dpu_vdm_tbl_rd_04_18(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_18*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_1C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x1C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_1C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_1c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_1c  rs_disp_top_dpu_vdm_tbl_rd_04_1c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_1c {
    unsigned int reg_04_dm_rd_rdata_index                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_1c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_1c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_20                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x20)

#define DISP_TOP_DPU_VDM_TBL_RD_04_20_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_20

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_20  rs_disp_top_dpu_vdm_tbl_rd_04_20;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_20 {
    unsigned int reg_04_dm_rd_total_col_num                 :16;
    unsigned int reg_04_dm_rd_total_line_num                :16;
};
#define disp_top_dpu_vdm_tbl_rd_04_20(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_20*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_24                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x24)

#define DISP_TOP_DPU_VDM_TBL_RD_04_24_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_24

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_24  rs_disp_top_dpu_vdm_tbl_rd_04_24;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_24 {
    unsigned int regr_04_dm_rd_buf_space                    : 7;
    unsigned int reserved                                   :25;
};
#define disp_top_dpu_vdm_tbl_rd_04_24(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_24*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_28                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x28)

#define DISP_TOP_DPU_VDM_TBL_RD_04_28_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_28

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_28  rs_disp_top_dpu_vdm_tbl_rd_04_28;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_28 {
    unsigned int regr_04_dm_rd_afifo_ovflow                 : 1;
    unsigned int regr_04_dm_rd_afifo_udflow                 : 1;
    unsigned int regr_04_dm_rd_block_num                    :16;
    unsigned int regr_04_dm_rd_buf_ovflow                   : 1;
    unsigned int regr_04_dm_rd_buf_udflow                   : 1;
    unsigned int regr_04_dm_rd_bus_idle                     : 1;
    unsigned int regr_04_dm_rd_cmd_sent                     : 4;
    unsigned int reserved                                   : 7;
};
#define disp_top_dpu_vdm_tbl_rd_04_28(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_28*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_2C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x2C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_2C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_2c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_2c  rs_disp_top_dpu_vdm_tbl_rd_04_2c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_2c {
    unsigned int regr_04_dm_rd_cnt                          :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_2c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_2c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_30                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x30)

#define DISP_TOP_DPU_VDM_TBL_RD_04_30_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_30

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_30  rs_disp_top_dpu_vdm_tbl_rd_04_30;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_30 {
    unsigned int regr_04_dm_rd_dat_wait                     :12;
    unsigned int regr_04_dm_rd_line_num                     :16;
    unsigned int regr_04_dm_rd_st                           : 4;
};
#define disp_top_dpu_vdm_tbl_rd_04_30(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_30*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_34                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x34)

#define DISP_TOP_DPU_VDM_TBL_RD_04_34_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_34

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_34  rs_disp_top_dpu_vdm_tbl_rd_04_34;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_34 {
    unsigned int regr_04_dm_rd_rdata_0                      :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_34(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_34*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_38                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x38)

#define DISP_TOP_DPU_VDM_TBL_RD_04_38_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_38

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_38  rs_disp_top_dpu_vdm_tbl_rd_04_38;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_38 {
    unsigned int regr_04_dm_rd_rdata_1                      :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_38(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_38*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_3C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x3C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_3C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_3c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_3c  rs_disp_top_dpu_vdm_tbl_rd_04_3c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_3c {
    unsigned int regr_04_dm_rd_rdata_2                      :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_3c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_3c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_40                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x40)

#define DISP_TOP_DPU_VDM_TBL_RD_04_40_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_40

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_40  rs_disp_top_dpu_vdm_tbl_rd_04_40;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_40 {
    unsigned int regr_04_dm_rd_rdata_3                      :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_40(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_40*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_44                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x44)

#define DISP_TOP_DPU_VDM_TBL_RD_04_44_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_44

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_44  rs_disp_top_dpu_vdm_tbl_rd_04_44;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_44 {
    unsigned int reg_04_dm_tbl_hbp                          : 8;
    unsigned int reserved                                   :24;
};
#define disp_top_dpu_vdm_tbl_rd_04_44(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_44*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_48                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x48)

#define DISP_TOP_DPU_VDM_TBL_RD_04_48_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_48

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_48  rs_disp_top_dpu_vdm_tbl_rd_04_48;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_48 {
    unsigned int reg_04_dm_tbl_start_adr0                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_48(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_48*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_4C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x4C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_4C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_4c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_4c  rs_disp_top_dpu_vdm_tbl_rd_04_4c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_4c {
    unsigned int reg_04_dm_tbl_byte_len0                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_4c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_4c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_50                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x50)

#define DISP_TOP_DPU_VDM_TBL_RD_04_50_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_50

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_50  rs_disp_top_dpu_vdm_tbl_rd_04_50;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_50 {
    unsigned int reg_04_dm_tbl_start_adr1                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_50(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_50*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_54                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x54)

#define DISP_TOP_DPU_VDM_TBL_RD_04_54_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_54

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_54  rs_disp_top_dpu_vdm_tbl_rd_04_54;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_54 {
    unsigned int reg_04_dm_tbl_byte_len1                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_54(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_54*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_58                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x58)

#define DISP_TOP_DPU_VDM_TBL_RD_04_58_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_58

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_58  rs_disp_top_dpu_vdm_tbl_rd_04_58;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_58 {
    unsigned int reg_04_dm_tbl_start_adr2                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_58(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_58*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_5C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x5C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_5C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_5c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_5c  rs_disp_top_dpu_vdm_tbl_rd_04_5c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_5c {
    unsigned int reg_04_dm_tbl_byte_len2                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_5c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_5c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_60                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x60)

#define DISP_TOP_DPU_VDM_TBL_RD_04_60_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_60

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_60  rs_disp_top_dpu_vdm_tbl_rd_04_60;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_60 {
    unsigned int reg_04_dm_tbl_start_adr3                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_60(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_60*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_64                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x64)

#define DISP_TOP_DPU_VDM_TBL_RD_04_64_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_64

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_64  rs_disp_top_dpu_vdm_tbl_rd_04_64;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_64 {
    unsigned int reg_04_dm_tbl_byte_len3                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_64(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_64*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_68                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x68)

#define DISP_TOP_DPU_VDM_TBL_RD_04_68_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_68

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_68  rs_disp_top_dpu_vdm_tbl_rd_04_68;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_68 {
    unsigned int reg_04_dm_tbl_start_adr4                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_68(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_68*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_6C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x6C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_6C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_6c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_6c  rs_disp_top_dpu_vdm_tbl_rd_04_6c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_6c {
    unsigned int reg_04_dm_tbl_byte_len4                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_6c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_6c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_70                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x70)

#define DISP_TOP_DPU_VDM_TBL_RD_04_70_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_70

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_70  rs_disp_top_dpu_vdm_tbl_rd_04_70;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_70 {
    unsigned int reg_04_dm_tbl_start_adr5                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_70(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_70*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_74                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x74)

#define DISP_TOP_DPU_VDM_TBL_RD_04_74_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_74

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_74  rs_disp_top_dpu_vdm_tbl_rd_04_74;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_74 {
    unsigned int reg_04_dm_tbl_byte_len5                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_74(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_74*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_78                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x78)

#define DISP_TOP_DPU_VDM_TBL_RD_04_78_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_78

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_78  rs_disp_top_dpu_vdm_tbl_rd_04_78;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_78 {
    unsigned int reg_04_dm_tbl_start_adr6                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_78(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_78*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_7C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x7C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_7C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_7c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_7c  rs_disp_top_dpu_vdm_tbl_rd_04_7c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_7c {
    unsigned int reg_04_dm_tbl_byte_len6                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_7c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_7c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_80                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x80)

#define DISP_TOP_DPU_VDM_TBL_RD_04_80_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_80

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_80  rs_disp_top_dpu_vdm_tbl_rd_04_80;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_80 {
    unsigned int reg_04_dm_tbl_start_adr7                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_80(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_80*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_84                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x84)

#define DISP_TOP_DPU_VDM_TBL_RD_04_84_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_84

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_84  rs_disp_top_dpu_vdm_tbl_rd_04_84;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_84 {
    unsigned int reg_04_dm_tbl_byte_len7                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_84(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_84*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_88                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x88)

#define DISP_TOP_DPU_VDM_TBL_RD_04_88_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_88

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_88  rs_disp_top_dpu_vdm_tbl_rd_04_88;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_88 {
    unsigned int reg_04_dm_tbl_start_adr8                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_88(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_88*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_8C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x8C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_8C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_8c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_8c  rs_disp_top_dpu_vdm_tbl_rd_04_8c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_8c {
    unsigned int reg_04_dm_tbl_byte_len8                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_8c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_8c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_90                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x90)

#define DISP_TOP_DPU_VDM_TBL_RD_04_90_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_90

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_90  rs_disp_top_dpu_vdm_tbl_rd_04_90;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_90 {
    unsigned int reg_04_dm_tbl_start_adr9                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_90(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_90*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_94                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x94)

#define DISP_TOP_DPU_VDM_TBL_RD_04_94_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_94

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_94  rs_disp_top_dpu_vdm_tbl_rd_04_94;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_94 {
    unsigned int reg_04_dm_tbl_byte_len9                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_94(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_94*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_98                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x98)

#define DISP_TOP_DPU_VDM_TBL_RD_04_98_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_98

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_98  rs_disp_top_dpu_vdm_tbl_rd_04_98;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_98 {
    unsigned int reg_04_dm_tbl_start_adr10                  :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_98(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_98*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_9C                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0x9C)

#define DISP_TOP_DPU_VDM_TBL_RD_04_9C_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_9c

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_9c  rs_disp_top_dpu_vdm_tbl_rd_04_9c;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_9c {
    unsigned int reg_04_dm_tbl_byte_len10                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_9c(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_9c*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_A0                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xA0)

#define DISP_TOP_DPU_VDM_TBL_RD_04_A0_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_a0

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_a0  rs_disp_top_dpu_vdm_tbl_rd_04_a0;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_a0 {
    unsigned int reg_04_dm_tbl_start_adr11                  :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_a0(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_a0*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_A4                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xA4)

#define DISP_TOP_DPU_VDM_TBL_RD_04_A4_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_a4

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_a4  rs_disp_top_dpu_vdm_tbl_rd_04_a4;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_a4 {
    unsigned int reg_04_dm_tbl_byte_len11                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_a4(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_a4*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_A8                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xA8)

#define DISP_TOP_DPU_VDM_TBL_RD_04_A8_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_a8

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_a8  rs_disp_top_dpu_vdm_tbl_rd_04_a8;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_a8 {
    unsigned int reg_04_dm_tbl_start_adr12                  :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_a8(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_a8*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_AC                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xAC)

#define DISP_TOP_DPU_VDM_TBL_RD_04_AC_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_ac

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_ac  rs_disp_top_dpu_vdm_tbl_rd_04_ac;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_ac {
    unsigned int reg_04_dm_tbl_byte_len12                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_ac(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_ac*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_B0                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xB0)

#define DISP_TOP_DPU_VDM_TBL_RD_04_B0_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_b0

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_b0  rs_disp_top_dpu_vdm_tbl_rd_04_b0;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_b0 {
    unsigned int reg_04_dm_tbl_start_adr13                  :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_b0(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_b0*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_B4                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xB4)

#define DISP_TOP_DPU_VDM_TBL_RD_04_B4_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_b4

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_b4  rs_disp_top_dpu_vdm_tbl_rd_04_b4;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_b4 {
    unsigned int reg_04_dm_tbl_byte_len13                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_b4(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_b4*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_B8                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xB8)

#define DISP_TOP_DPU_VDM_TBL_RD_04_B8_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_b8

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_b8  rs_disp_top_dpu_vdm_tbl_rd_04_b8;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_b8 {
    unsigned int reg_04_dm_tbl_start_adr14                  :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_b8(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_b8*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_BC                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xBC)

#define DISP_TOP_DPU_VDM_TBL_RD_04_BC_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_bc

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_bc  rs_disp_top_dpu_vdm_tbl_rd_04_bc;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_bc {
    unsigned int reg_04_dm_tbl_byte_len14                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_bc(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_bc*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_C0                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xC0)

#define DISP_TOP_DPU_VDM_TBL_RD_04_C0_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_c0

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_c0  rs_disp_top_dpu_vdm_tbl_rd_04_c0;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_c0 {
    unsigned int reg_04_dm_tbl_start_adr15                  :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_c0(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_c0*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_C4                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xC4)

#define DISP_TOP_DPU_VDM_TBL_RD_04_C4_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_c4

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_c4  rs_disp_top_dpu_vdm_tbl_rd_04_c4;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_c4 {
    unsigned int reg_04_dm_tbl_byte_len15                   :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_c4(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_c4*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_C8                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xC8)

#define DISP_TOP_DPU_VDM_TBL_RD_04_C8_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_c8

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_c8  rs_disp_top_dpu_vdm_tbl_rd_04_c8;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_c8 {
    unsigned int reg_04_dm_tbl_burst_len                    : 8;
    unsigned int reg_04_dm_tbl_sw_vs                        : 1;
    unsigned int reg_04_dm_tbl_hw_vs_en                     : 1;
    unsigned int reg_04_dm_tbl_enable                       :16;
    unsigned int reg_04_dm_tbl_hw_sel                       : 1;
    unsigned int reserved                                   : 5;
};
#define disp_top_dpu_vdm_tbl_rd_04_c8(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_c8*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_CC                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xCC)

#define DISP_TOP_DPU_VDM_TBL_RD_04_CC_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_cc

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_cc  rs_disp_top_dpu_vdm_tbl_rd_04_cc;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_cc {
    unsigned int reg_04_unpack_mon_width                    :20;
    unsigned int reg_04_unpack_mon_height                   :12;
};
#define disp_top_dpu_vdm_tbl_rd_04_cc(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_cc*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_D0                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xD0)

#define DISP_TOP_DPU_VDM_TBL_RD_04_D0_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_d0

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_d0  rs_disp_top_dpu_vdm_tbl_rd_04_d0;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_d0 {
    unsigned int reg_04_en                                  : 1;
    unsigned int reg_04_en_no_latch                         : 1;
    unsigned int reserved                                   :30;
};
#define disp_top_dpu_vdm_tbl_rd_04_d0(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_d0*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_D4                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xD4)

#define DISP_TOP_DPU_VDM_TBL_RD_04_D4_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_d4

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_d4  rs_disp_top_dpu_vdm_tbl_rd_04_d4;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_d4 {
    unsigned int mem_reg_04                                 : 8;
    unsigned int reg_04_mem_ema                             :16;
    unsigned int reserved                                   : 8;
};
#define disp_top_dpu_vdm_tbl_rd_04_d4(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_d4*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_D8                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xD8)

#define DISP_TOP_DPU_VDM_TBL_RD_04_D8_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_d8

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_d8  rs_disp_top_dpu_vdm_tbl_rd_04_d8;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_d8 {
    unsigned int regr_04_dm_tbl_fsm_st                      : 3;
    unsigned int regr_04_dm_tbl_lut_cnt                     : 5;
    unsigned int reserved                                   :24;
};
#define disp_top_dpu_vdm_tbl_rd_04_d8(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_d8*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_DC                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xDC)

#define DISP_TOP_DPU_VDM_TBL_RD_04_DC_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_dc

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_dc  rs_disp_top_dpu_vdm_tbl_rd_04_dc;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_dc {
    unsigned int regr_04_dm_rd_col_dat_num                  :16;
    unsigned int regr_04_dm_rd_burst_len                    : 8;
    unsigned int regr_04_dm_rd_burst_rmd                    : 8;
};
#define disp_top_dpu_vdm_tbl_rd_04_dc(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_dc*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_E0                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xE0)

#define DISP_TOP_DPU_VDM_TBL_RD_04_E0_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_e0

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_e0  rs_disp_top_dpu_vdm_tbl_rd_04_e0;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_e0 {
    unsigned int regr_04_dm_rd_burst_num                    :32;
};
#define disp_top_dpu_vdm_tbl_rd_04_e0(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_e0*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_E4                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xE4)

#define DISP_TOP_DPU_VDM_TBL_RD_04_E4_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_e4

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_e4  rs_disp_top_dpu_vdm_tbl_rd_04_e4;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_e4 {
    unsigned int reg_04_tbl_delay_htotal                    :14;
    unsigned int reserved                                   :18;
};
#define disp_top_dpu_vdm_tbl_rd_04_e4(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_e4*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_E8                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xE8)

#define DISP_TOP_DPU_VDM_TBL_RD_04_E8_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_e8

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_e8  rs_disp_top_dpu_vdm_tbl_rd_04_e8;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_e8 {
    unsigned int reg_04_tbl_vs_vdly                         :14;
    unsigned int reg_04_tbl_vs_hdly                         :14;
    unsigned int reserved                                   : 4;
};
#define disp_top_dpu_vdm_tbl_rd_04_e8(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_e8*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_EC                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xEC)

#define DISP_TOP_DPU_VDM_TBL_RD_04_EC_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_ec

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_ec  rs_disp_top_dpu_vdm_tbl_rd_04_ec;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_ec {
    unsigned int reg_04_tbl_interval_vdly                   :14;
    unsigned int reg_04_tbl_interval_hdly                   :14;
    unsigned int reserved                                   : 4;
};
#define disp_top_dpu_vdm_tbl_rd_04_ec(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_ec*)&(val))



#define DISP_TOP_DPU_VDM_TBL_RD_04_FC                                    (HV_DPU_VDM_TBL_RD_04_BASE_ADDRESS + 0xFC)

#define DISP_TOP_DPU_VDM_TBL_RD_04_FC_struct                             rs_disp_top_dpu_vdm_tbl_rd_04_fc

typedef struct _rs_disp_top_dpu_vdm_tbl_rd_04_fc  rs_disp_top_dpu_vdm_tbl_rd_04_fc;
struct _rs_disp_top_dpu_vdm_tbl_rd_04_fc {
    unsigned int reg_04_mem_ro                              : 4;
    unsigned int reserved                                   :28;
};
#define disp_top_dpu_vdm_tbl_rd_04_fc(val) ((rs_disp_top_dpu_vdm_tbl_rd_04_fc*)&(val))



#endif